SRAM存储器的并行接口和串行接口对比

SRAM存储器的并行接口和串行接口对比

A. 最多存储256K的16位字

B. 最多存储512K的8位字

对于“A”，我们需要使用18个引脚来选择一个地址（因为存在2^18种可能），并另需使用16个引脚来进行实际上的数据输入/输出。除了这34个引脚之外，使能我们还需要更多连接来实现使能芯片、使能使能输出、使能使能写入等功能。对于“B”，我们需要的引脚相对较少：19个引脚用于选择地址，8个用于输入/输入。但开销（使能芯片、使能写入等）保持不变。对于一个容纳这些引脚的封装而言，仅从面积的角度而言，其尺寸已经很大。

一旦地址被选择后，一个字（或其倍数）将被快速读取或写入。对于需要较高存取速度的应用而言，这些SRAM是理想选择。在使用SRAM的大多数常见系统中，这种优势使得“太多引脚”的劣势变得可以忽略不计，这些系统的控制器需要执行极其复杂的功能，因此需要一个很大的缓存。过去，这些控制器通常较大，配有足够的接口引脚。控制器较小、引脚较少的应用不得不凑合使用嵌入式RAM。

在一个配备串行接口的存储器芯片中，位元是被串行存取的（一次存取1位到4位）。与并行接口相比，这使得串行接口更加简单和小巧，但通常吞吐量也更小。这个劣势让大多数使用SRAM的系统弃用了串行接口。尽管如此，新一代应用的存储器要求有可能很快打破引脚数和速度之间的平衡。

行业发展趋势

图：SER软错误率Vs 工艺节点Process node工艺节点 soft 软错误率

更易出现软错误： 工艺节点从130nm缩小到22nm后，软错误率预计将增加7倍。

更低的成品率： 由于位单元随着晶体管密度的增加而缩小，SRAM区域更容易因工艺变化出现缺陷。这些缺陷将降低处理器芯片的总成品率。

串行接口的崛起

当我们观察电子产品近些年的演进历程时，我们会注意到一个重要趋势：每一代设备的尺寸越来越小，而性能却保持不变甚至升高。这种缩小现象可以归因于以下事实：电路板上的每个组件都在变小，从而造成了这样的总体效果。早在1965年，高登?摩尔就在他著名的摩尔定律中预测了电路的缩小趋势。但是，这个缩小趋势并未发生在所有类型的电路中。例如，逻辑电路比SRAM电路缩小了很多倍。这造成了一个棘手的问题：即嵌入式SRAM开始占据90%的控制器空间。嵌入式SRAM的有限缩小还阻止了控制器以相应于逻辑区域的程度缩小。因此，成本（与晶粒面积成正比）的降幅并未达到应有的程度。由于处理器/控制器的核心功能由逻辑区执行，将嵌入式SRAM移出芯片并以外置SRAM取而代之开始具有意义。

如上表所示，存储器存储器串行接口存储器在性能方面落后并行接口存储器。由于数据流是顺序的，它们不能提供相同的吞吐量。因此，串行存储器存储器最适合那些注重尺寸和功耗胜过存取时间的便携式设备，如手持设备和可穿戴设备。

未来将会怎样

大吞吐量、小巧的串行接口SRAM给我们带来了无限的可能性。它最终有可能成为众多电路板上当代嵌入式SRAM和并行SRAM的全财产继承者。

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