基于CPLD的测试系统接口设计

基于CPLD的测试系统接口设计

下面对两种方案进行比较。

1）可靠性

2）可调整性

CPL/DFPGA可以通过软件编程而对其硬件的结构和工作方式进行重构，它采用先进的JTAc-ISP和在系统配置编程方式，在十SV工作电平下可随时对CPLD进行全部或部分地在系统编程，其编程次数多达1万次，而传统竹L器件不能再改变其逻辑功能，即使设计有误也无法很快进行调整。

3）可移植性

4）开发周期

由以上比较可以看出，用CPLD实现系统硬件的核心控制电路更加合理。CPLD的功能示意图见图2。

2、CPLD的设计

硬件描述语言全部采用VHDL。这种语言的特点在于将一项工程设计或称设计实体（可以是一个组件、一个电路或一个系统）分成外部（或称可视部分）和内部（或称不可视部分）两部分，然后再设计实体的内部功能和算法。

如图2所示，在本测试系统中CPLD要实现以下功能：

a）用做单片机系统中的外部低地址锁存器，相当于74璐573。

因为接口板中的CPU在与PC机进行通信时需要用到控制线TXD、RXD，在往SRAM中写数据时需要用到WR线，而在仿真测试用做仿真CPU时所有的3根总线均要提供给被测板，所以必须对两种状态都要使用的控制线进行切换。切换的方法是在单片机的程序中执行几条指令，这类似于Flash的防误操作方法。向外部数据存储器地址FFFEH写数据9H，即

MOVXDPTR，#OFFFEH

MOVA，#99H

MOVX @DPTR，A

就可以将CPU切换到仿真状态。

往FFFFH写数据55H，即

MOVX DPTR，#OFFFFH

MOVA，#55H

Mov xnDPTR .A

就可以将CPU切换到通信状态。

具体的原理是在CPLD内部用vHDL语言设计了一个切换开关。向FFFEH地址写9H，切换开关在WR下降沿检测到此时的低地址为FEH、高地址为FFH、数据为9H时，就将WR信号输出到WRZ引脚，而WRI引脚输出为高阻状态;同理，往FFFFH地址写5H，则将WR信号输出到WRI引脚，而WRZ引脚输出为高阻状态。因此，每次切换须同时满足3个条件（低地址、高地址、数据）均相同。这样，当用做仿真CPU时提供给被测板的数据地址空间几乎是全空间的，发生误切换的概率几乎没有。

c）用做取回测试结果通道的切换开关。因为被测单片机电路板有可能不止一个FO接口，每个接口的测试数据都要由刊口送人单片机，这就需要一个切换开关来控制几条通路的数据输人以防止数据冲突。

采用的方法是给每个通路人为地分配一个程序存储空间地址，如键盘口为8082H、显示口为8083H、打印口为8084H等，使用MOVC指令来打开通道，即

MOVDPrR，#8082H

CLRA

MOVC A，@DPTR+A

这是将键盘口的测试结果通过8针的扁平电缆取回。

MOV DPTR，#8083H

CLRA

MOVCA，@DPTR+A

这是取回显示口的数据，同理可取回其他口的数据。

具体原理是在CPLD中设计了一个多路转换开关，以键盘口为例，转换开关的条件是当PSEN为低，低地址为82H，高地址为80H时输人键盘口的数据，不理会其他口的数据。

d）隔离接口板与被测板上的邵口、PZ口及控制线。如果不隔离两个板上的三总线，当被测板发生故障必将影响接口板，使得接口板根本无法工作，更谈不上对被测板进行故障诊断。PI口不用隔离是因为PI口不属于三总线。

具体的工作原理是用CPLD模拟单片机内部即口的时序，即先送出低地址，再送出数据。分析PO口读写外部数据存储器的时序可知，读周期中，低地址在ALE为高电平时送出，而数据在RD上升沿时读人;写周期中，低地址也在ALE为高时送出，外部器件在WR为低电平时打开，保证数据在低电平时有效写人。

在后面波形图中可以看到时序符合数据的有效读人和送出。P1口没有特别时序要求，输人CPLD后直接输出。

3、CPLD的仿真

按照单片机写外部数据存储器的时序进行切换WR、RxD、TXD信号仿真，从仿真波形图上可以看出，在发出切换到仿真CPU指令后WR入RxDZ、TxDZ能在下一个周期分别输出WR、RxD、TxD信号，而wRI、RXDI、TXDI都延迟几纳秒后变成高阻;同理，在发出切换到通信CPU指令后也能正确地切换。仿真图如图3所示。

另外，数据线、地址线的隔离也比较理想，可保证数据线上的数据有效写人外部器件和有效读入数据。

经过实践证明，本测试系统接口应用CPLD后大大简化了电路，提高了系统整体性能，使系统具有了集成度高、灵活性强、可靠性高、易于升级和扩展等特点。

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