基于DSP与CPLD的I2C总线接口的设计与实现

基于DSP与CPLD的I2C总线接口的设计与实现

１ Ｉ2Ｃ通信协议

在数据传送过程中，必须确认数据传送的开始和结束信号（也称启动和停止信号）。当时钟线ＳＣＬ为高电平时，数据线ＳＤＡ由高电平跳变为低电平则定义为"开始"信号；当ＳＣＬ为高电平时，ＳＤＡ由低电平跳变为高电平则定义为"结束"信号。开始和结束信号都由主器件产生。在开始信号以后， 总线即被认为处于忙状态；在结束信号以后的一段时间内，总线被认为是空闲状态。

在Ｉ2Ｃ总线开始信号后，依次送出器件地址和数据，Ｉ2Ｃ总线上每次传送的数据字节数不限，但每一个字节必须为８位，而且每个传送的字节后面必须跟一个认可位（第９位），也叫应答位（ＡＣＫ）。从器件的响应信号结束后，ＳＤＡ线返回高电平，进入下一个传送周期。关于Ｉ2Ｃ总线协议的详细说明请参看参考文献。

２ 设计方案

本文以ＤＳＰ芯片ＡＤＳＰ２１９９２与时钟芯片ＰＣＦ８５８３的控制接口为例，说明基于ＣＰＬＤ的Ｉ２Ｃ总线接口设计方案。

２．１ 系统结构设计

系统的基本功能是通过ＣＰＬＤ的Ｉ2Ｃ总线接口完成ＡＤＳＰ２１９９２（主控芯片）与ＰＣＦ８５８３的数据交换。系统框图如图３所示。

２．２ Ｉ2Ｃ核

Ｉ2Ｃ核原理示意图如图４所示。

Ｉ2Ｃ核的关键技术是：

①用计数器和全局使能信号ＥＮ配合触发进程。

由于Ｉ2Ｃ核的片选信号ＥＮ是由触发产生的，不能象电平信号一样由ＤＳＰ的Ｉ／Ｏ控制，因此只能通过精确的计数器定时和读／写使能信号共同判别控制。

读／写使能信号ＷＲ＿ＥＮ／ＲＤ＿ＥＮ也象ＥＮ那样由触发产生，因此也要用同样的方法判别。

②同步时钟的产生。

从图２中可以看到，数据在同步时钟的高电平脉冲时必须保持稳定，如果此时发生变化将会被视为一个控制信号，而通信也会被中断。因此，同步时钟的高电平脉冲一定要在有效数据的中间出现。而所需的控制信号必须在同步时钟正脉冲的时候出现。

③对数据总线进行三态设置。 因为ＳＤＡ和ＤＳＰ＿ＤＡＴＡ都是双向数据线，在写ＳＤＡ和ＤＳＰ＿ＤＡＴＡ的进程中必须设置高阻态，否则会出现数据线状态"不确定"。

２．３ ＤＳＰ与ＣＰＬＤ的接口模块

根据ＤＳＰ的时序，ＤＳＰ与ＣＰＬＤ之间必须根据双方（ＡＤＳＰ２１９９２和ＰＣＦ８５８３）的时序制定一个握手协议。当读程序时，由于Ｉ2Ｃ总线协议只能支持最高４００ｋｂｉｔ／ｓ的传输速率，而ＤＳＰ的同步时钟可达几十兆赫。因此，ＤＳＰ必须等到Ｉ2Ｃ核把ＰＣＦ８５８３的数据读到ＣＰＬＤ后才能获得正确的数据（这里可以通过设立一个忙标志来实现）。而当写程序时，为了节约ＣＰＬＤ的资源（数据缓存特别占用资源），可以设置ＤＳＰ定时输出数据给Ｉ2Ｃ核，让Ｉ2Ｃ核的一次只送一个数据。

２．４ 硬件设计

此Ｉ2Ｃ核可外挂多个带有Ｉ2Ｃ总线接口的芯片，可以通过发送不同的器件地址来选择。ＳＤＡ和ＳＣＬ线必须接上拉电阻。此外，同步时钟不能太高，否则会影响数据传输的稳定性。

２．５ 时序

（１）Ｉ2Ｃ核时序

以写为例，Ｉ2Ｃ核时序如图５所示。

ＰＣＦ８５８３的数据是８ｂｉｔ一个存储单元，共２５６个字节，所以只需要８位地址，而且器件本身有两种寻址方式：一种是从指定地址开始递增寻址，另一种是从首地址开始递增寻址。两种寻址方式的时序是不一样的，如图６所示。

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