增强型并行端口EPP扩展移位寄存器输出接口的方法

增强型并行端口EPP扩展移位寄存器输出接口的方法

【摘　要】　基于EPP协议的特点，应用复杂可编程

（

）开发了移位

输出

。介绍了EPP协议和接口的

HDL描述。

关键词：增强型并行端口（EPP），移位寄存器输出，CPLD，Verilog HDL

其中，引脚12、13、15 EPP未定义，用户可以根据需要灵活使用。

EPP寄存器占用8个相邻的I／O地址空间。基地址＋0～＋2与SPP相同，分别为SPP的数据寄存器、状态寄存器和控制寄存器，对它们进行I／O操作不会产生EPP读写周期。基地址＋3为EPP地址口，基地址＋4为EPP数据口，对他们进行I／O操作就可以产生EPP地址或数据的读写周期。

EPP协议规定了四种数据传送周期：写数据周期、读数据周期、写地址周期、读地址周期，图1是EPP写数据周期的时序。W

t是硬件握手信号，ISA读写周期开始后，若Wait为低，则表示可以开始EPP写数据周期，这时Data Strobe（或

dressStrobe）变低，进入EPP写数据周期（时刻3），然后等待Wait变高。当Wait变高时，表示可以结束EPP读写周期，Data Strobe（或Address Strobe）变高，结束EPP写数据周期（时刻5），随后ISA读写周期结束。可见一个数据或地址的传送是在一个ISA周期内完成的，因而可以达到ISA的传送速率。在EPP周期内，若推迟Wait变高，则可以延长EPP周期。使得

与外设在速度上能够匹配。为防止系统在没有外设时锁死，EPP控制器设有

，通常在ISA周期开始10μs后，若Wait没有响应，控制器会结束I／O周期，并产生EPP超时错误，状态寄存器的bit0（超时标志位）置位。

3　移位寄存器输出接口的实现

本文提出的EPP并行口扩展移位寄存器输出接口方案，主要用了Wait握手信号。在移位寄存器移位过程中，保持Wait信号为低，阻止EPP周期结束，使移位输出在一个EPP周期内完成。另外使用一个计数器来控制移位寄存器移位，保证一个EPP周期内只发生8个移位动作，以防数据出错。

硬件

使用

的复杂可编程逻辑器件（CPLD）来实现。其结构用Verilog HDL语言描述。其中，nCs为片选信号，由地址译码产生（地址输出及译码的描述省略），Clk为外部

源，DataOut和ClkOut分别为输出数据和输出同步脉冲。为防止系统超时，Clk应有较高的频率，大约为10 MHz左右。接口的Verilog HDL描述如下：

参考文献

1　Ins

tute of Electrical and Electronics．IEEE Standard Signaling Method for a Bidirec

onal Parallel Peripheral　Interface for Pe

onalComputers．IEEEStd 1284，2000

2　宋万杰等．CPLD技术及其应用．西安：西安

科技大学出版社，1999

3　J．Bhasker．Verilog HDL硬件描述语言．北京：机械工业出版社，2000

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。