解析MIPS内核的HDTV-SoC平台总线接口模块

解析MIPS内核的HDTV-SoC平台总线接口模块

HIF模块在系统中的主要功能

电路功能模块设计

寄存器读写模块

CPU和外部模块之间进行数据交互的一个重要方式就是通过寄存器的读写，实现对外部模块功能的控制和初始化。系统总线按照规定的时序读写HIF模块内部的寄存器资源，这些寄存器的每个比特位以连线的方式直接与外部模块互连。HIF模块在接收到系统总线过来的地址和数据之后，首先进行地址译码，选择相应的寄存器，再将数据写入。图2为该模块的逻辑框图。

这样在猝发操作时，从寄存器组的角度看到的写数据与指令是同时发生的，尽管实际情况并不是这样。而要实现这种猝发操作，就必须引入一种FIFO机制。FIFO的深度为4，这与4Kc处理器所支持的猝发长度是一致的。在系统复位之后FIFO清空，可以随时接收总线上的猝发数据。在系统正常工作时，FIFO模块分别通过“in”和“out”指针来指示输入和输出的数据，以跟踪FIFO的使用情况。FIFO还需要用到一个“bypass”信号来确定是否旁路该模块，这发生在单个指令操作的情况下（bypass=‘1’），这时数据是绕过FIFO而直接通向寄存器的。FIFO机制的逻辑框图见图3。

双口RAM读写模块

在与系统总线的接口逻辑方面，RAM读写模块与寄存器读写模块是类似的，这里不再赘述。不同之处在于与外部模块的接口逻辑，寄存器读写模块是采用直接连线的方式，而RAM读写模块则必须满足相应的双口RAM的接口时序。在本设计中，选用了SMIC的0.18µm库的双口RAM单元作为模型。该模型的接口时序如图4所示，包括了读时序和写时序两种情况。

中断控制模块

中断控制模块负责处理由DeMux、VD、GPIO等外部模块的中断源所发出的中断，对于系统来说，如何使产生的中断尽快得到响应是一个关键的问题。在图1中可以看到MIPS4Kc处理器所提供的中断引脚的连接情况，有关其引脚的说明如表1所示［1］。

表1 MIPS4Kc处理器中断引脚描述表

需要说明的是，TopInt模块本身也被当作系统的一个外部模块，系统可以对其进行与其它模块相同的寄存器读写操作。这样CPU在处理外部中断时，就可以通过读取XIntn寄存器的内容，追溯中断的产生源。另外，在每一个外部模块内部，设置5个32位的中断请求寄存器IRQREG0~IRQREG4和5个32位的中断屏蔽寄存器MSKREG0~MSKREG4。

当MSKREGn寄存器中的某个比特位被置“1”时，则IRQREGn寄存器中相应比特位的中断被屏蔽。在每一个IRQREGn寄存器当中，32个比特位之间相或即得到该模块相应XInt寄存器中的第n比特位的值。由此也可以看出，按照IRQREG0到IRQREG4的顺序，中断优先级从高到低。它们之间的逻辑关系如图6所示。

另外，为了便于CPU的访问，所有这些寄存器在模块中都有编址。这样对于任意一个中断，最多通过两次查询CPU就可以获知产生该中断的中断源。

仿真与综合

表2 综合结果报告表

总结

由仿真和综合的实验结果可以看出，HIF模块的设计可以满足系统在功能上的要求，而且综合后的模块所占用的FPGA的面积和资源的比例都很小，有些甚至可以忽略不计，因而不会影响到系统中其它模块的设计与实现。而综合后的主工作频率为116.959MHz，完全满足设计要求。

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