高速DAC接口基本原理详解

高速DAC接口基本原理详解

DAC基准电压

有些ADC和DAC内置基准电压源，而有些则没有。有些ADC使用电源作为基准电压源。 不幸的是，与ADC/DAC基准电压源相关的标准是少之又少。有些情况下，内置基准电压 源的转换器通常可以通过以更为精密和稳定的外部基准电压源覆盖或替换内部基准电压源 来提高直流精度。其它情况下，通过使用外部低噪声基准电压源，也可以改善高分辨率 ADC的无噪声码分辨率。

各种各样的ADC和DAC以各种各样的方式支持使用外部基准电压源来替代内部基准电压源。图1所示为一些常见配置（但显然并不是全部）。

图1B所示为内置基准电压源的转换器，其中基准电压源也引出到器件上的某个引脚。这 样，只要负载不超过额定值，就可以在电路中的其它位置上使用该器件。另外，还要在转 换器引脚附近放置电容。如果内置基准电压源可以通过引脚输出来供外部使用，ADC或 DAC数据手册上通常会指定其精度、稳定性和温度系数。

图1C所示为采用内部或外部基准电压源但需要额外封装引脚的转换器。如果使用的是内 部基准电压源（如图1C），REF OUT只需外部连接到REF IN并根据需要进行去耦。

如果使用 的是外部基准电压源（如图1D），REF OUT保持悬空，且外部基准电压源经过去耦后施加于 REF IN引脚。这种配置相当灵活，可使用相同的基准电压源来驱动类似的ADC或DAC， 从而实现器件之间的良好跟踪性能。

图1所示的配置并不是ADC和DAC基准电压源的唯一配置；欲了解有关选项、扇出和去耦 等的详细信息，请查阅相关的数据手册。

虽然基准电压源元件本身可以是带隙型、嵌入式齐纳型或XFET™型，但实际上所有基准电 压源都具有某种类型的输出缓冲器运算放大器。运算放大器将基准电压源元件与输出端隔 离开来并还提供驱动功能。不过，这种运算放大器必须遵守与运算放大器稳定性相关的一 般通则，而这就是基准电压源去耦话题与本文讨论相关的原因所在。

设计良好的基准电压源可以在采用重容性去耦时保持稳定。不幸的是，有些基准电压源并 不能做到这点，并且电容越大，瞬态响铃振荡量实际上会增加。由于转换器几乎都需要一 定的本地去耦，因此此类基准电压源在数据转换器应用中实际上毫无用处。

基准电压源和数据转换器之间可以添加合适的运算放大器缓冲器。不过，有很多品质良好 的基准电压源可以在使用输出电容时保持稳定。数据转换器应用中应当选择这种类型的基 准电压源，而不是进一步提高运算放大器的复杂性和成本。

DAC模拟输出考虑因素

DAC的模拟输出可能是电压或电流。两者情况下，可能都需要知道输出阻抗。如果对电压 输出进行了缓冲，则输出阻抗将很低。而电流输出和未缓冲的电压输出将存在较高阻抗， 并还可能具有电抗性分量以及纯粹的电阻性分量。在有些DAC架构的输出结构中，输出阻 抗与DAC上的数字码字成函数关系，这点应会在数据手册中明确注明。

理论上，电流输出应当连接到电阻为零欧姆的地电位。在实际应用中，该输出将采用非零 阻抗和电压。“顺从性”标题下只是定义了该输出可耐受的电压偏差大小，端接电流输出 DAC时应当注意到此项技术规格。

现代电流输出DAC通常具有数个差分输出，以便实现高共模抑制并减少偶数阶失真产物。 常见的满量程输出电压范围为2 mA至30 mA。

在许多应用中，需要将DAC的差分输出转换成适合驱动同轴线路的单端信号。只要无需低 频响应，那么通过RF变压器便可轻松地实现这点。图2所示为这种方法的典型示例。DAC 的高阻抗电流输出与50 Ω电阻差分端接，从而将变压器的源阻抗定义为50 Ω。

变压器不仅用于将差分输出转换成单端信号，而且还将DAC的输出与LC滤波器的抗性负 载隔离开来，因而可以改善整体失真性能。

需要低至DC的频率响应时，可以连接运算放大器作为差分转单端转换器来获取单端输 出。 在图3中，运算放大器AD8055用于实现高带宽和低失真。电流输出DAC驱动平衡的 25 Ω阻性负载，从而在各输出端产生0至+0.5 V的错相电压。这项技术用于代替直接I/V转 换，从而防止高压摆率DAC电流导致放大器过载和引入失真。必须小心地处理使DAC输 出电压位于其顺从电压额定值范围之内。

AD8055的增益配置为2，以最终产生2 V p-p且以地电压为基准的单端输出电压。注意，由 于输出信号摆幅高于/低于地，因此需要采用双电源运算放大器。

CFILTER电容构成具有50 Ω等效差分输出阻抗的差分滤波器。此滤波器可减少运算放大器的 任何压摆率型失真，而该滤波器的最佳截止频率是凭经验来确定的，旨在获得最佳整体失 真性能。

只要运算放大器的共模电压设为中间电源电压（+2.5 V），则图3中的电路经过改良后可以采 用单电源供电。具体如图4所示，其中使用的是运算放大器AD8061。输出电压为2 Vp-p且 以共模电压+2.5 V为中心。此共模电压可以使用电阻分压器从+5 V电源产生，或直接从 +2.5 V基准电压源产生。如果使用+5 V电源来提供共模电压，则必须进行深度去耦，以免 放大电源噪声。

单端电流电压转换

通过使用单个运算放大器作为I/V转换器，便可轻松执行单端电流电压转换，如图5所 示。AD768的10 mA满量程DAC电流输出可以在200 Ω RF电阻上产生0至+2 V的输出电 压。

通过驱动AD8055运算放大器的虚拟地，可以最大程度地减少因DAC输出阻抗中的非线性 而导致的任何失真。实际上，这种类型的DAC大多数都使用I/V转换器进行过工厂调整。

但是应注意，与差分工作模式相比，以这种方式使用DAC的单端输出时，共模抑制性能将 下降，且2阶失真产物将增加。

CF反馈电容应当进行优化，以在电路中实现最佳脉冲响应。图中给出的等式仅供参考。

基于R-2R的电流输出DAC的输出阻抗与码字有关，因此其输出必须驱动运算放大器的虚 拟地，以便维持线性。16/14位DAC AD5545/AD5555都是此种架构的很好范例。图6所示为 一种合适的接口电路，其中ADR03用作2.5 V基准电压源，而AD8628斩波稳定运算放大器 用作输出I/V转换器。

外部2.5 V基准电压源决定满量程输出电流0.5 mA。注意，5 kΩ反馈电阻包含在DAC内，且 无需外部电阻，即可增加温度稳定性。因此，运算放大器的满量程输出电压为–2.5 V。CF 反馈电容补偿DAC输出阻抗，因此应当选择来优化脉冲响应，起点通常为20 pF。

差分电流转差分电压转换

如果要求从电流输出DAC获得缓冲差分电压输出，则可以使用AD813x系列差分放大器， 如图7所示。

DAC输出电流首先流过25 Ω电阻而转换成电压。接着，使用AD8138将电压放大5倍。这 项技术用于代替直接I/V转换，从而防止高压摆率DAC电流导致放大器过载和引入失真。 必须小心地处理使DAC输出电压位于其顺从电压额定值范围之内。

AD8138的VOCM输入可用于设置AD8138规格范围内的最终输出共模电压。通过添加一 对75 Ω串联输出电阻，将允许驱动传输线路。

DAC数据输入考虑因素

最早的单芯片DAC几乎不包含逻辑电路，且数字输入必须维持并行数据，才能维持数字 输出。而今，几乎所有DAC都会被锁存，且只需向其中写入数据，而不用去维持。有些 器件甚至具有非易失性锁存器并可在关断时记住设置。

DAC输入结构存在无数变化形式，本文将不一一介绍，但几乎所有都称为“双缓冲”。栓 缓冲DAC具有两组锁存器。数据最初锁存在第一级中，然后传输到第二级，如图8所示。 这种配置非常有用，具体有以下几种原因。

首先，其允许以多种不同方式将数据输入DAC。如果DAC没有锁存器或具有一个锁存 器，则必须以并行方式同时加载所有位，否则其加载期间的输出可能会与其实际内容或 目标内容完全不同。然而，双缓冲DAC可以加载并行数据、串行数据、4位或8位字或任 何其它内容，并且在新数据加载完成且DAC收到更新指令之前，输出不会受到影响。

双缓冲结构的第三项优势是可以同步更新多个DAC。数据依次载入各DAC的第一级，当 一切就绪之后，即会同时更新所有DAC的输出缓冲器。在许多DAC应用中，数个DAC的 输出必须同时变化，而通过双缓冲结构可以非常轻松地实现这点。

串行DAC支持语音频带和语音频率更新速率。例如，以192 kSPS速率更新的24位数字音频 要求串行端口传输速率至少达到24 × 192 kSPS = 46.08 MSPS，而CMOS逻辑可以轻松处理 该速率。不过，涉及到更新速率时，由于所需的串行数据传输速率过高，因此必须采用 并行DAC。

当并行数据速率超过约100 MSPS时，由于不太可能会产生CMOS逻辑电平以上的瞬变干 扰，因此通常使用低电平电流模式差分逻辑（PECL、较低级别的PECL或LVDS等）（见图 9）。这样可帮助最大程度地减少因码相关毛刺而产生的失真。例如，AD9734/AD9735/ AD9736 DAC系列采用1.2 GSPS并接受LVDS输入逻辑电平。片上包含特殊电路，以确保 输入数据相对于DAC时钟具有正确时序

DAC时钟考虑因素

ADC宽带孔径抖动tj、转换器SNR和满量程正弦波模拟输入频率 f之间的关系如下：

另一方面，高速重构DAC并未内置采样保持放大器，因此没有内部孔径抖动规格。虽然 DAC存在内部时钟抖动分量，但由于主要抖动源是外部时钟抖动， 通常并不测量或指定 该分量。

图10绘制出了等式1的曲线图并以图形形式显示了各种满量程模拟输出频率抖动如何导致 SNR下降（注意，此处假定tj包含所有抖动源，包括内部DAC抖动）。例如，如果70 MHz IF 输出频率需要维持12位SNR （74 dB），时钟抖动必须小于0.45 ps（见等式1）。

有效位数（ENOB）和信纳比（SINAD）之间存在非常有用的关系， 具体如下：

图10左侧垂直轴上的SNR值已经使用等式4转换成右侧垂直轴上的ENOB值。

若将采样时钟信号与具有噪声的数字信号并行布线，肯定会因杂散耦合而导致性能下 降。实际上，若将来自并行输出ADC的高速数据耦合到采样时钟，不仅会导致噪声增 加，而且还可能造成额外的谐波失真，因为数字输出瞬态电流包含的能量与信号有关。

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