M24LR64－R：13.56 MHz双接口EEPROM开发方案

M24LR64－R：13.56 MHz双接口EEPROM开发方案

关键词：eeprom , M24LR64－R , 接口

图1 M24LR64-R方框图

2011-12-12 20:20:43 上传

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图2 ANT1-M24LR-A参考设计框图

M24LR64-R在I2C模式下为8192位×8位，在ISO15693和ISO18000-3模式，1RF时，为2048×32位。I2C采用两线串行接口，包括双向数据线与时钟线。该器件内置了一个符合I2C总线定义的4位器件类型识别码（1010）。

该器件作为I2C协议的从机，所有的内存操作由串行时钟进行同步。读写操作都是由一个启动条件启动，该条件由总线主机产生。启动条件之后是器件选择码与读/写码(R/W)，并由应答位（acknowledge bit）终止。

当数据写入内存时，该器件在总线主机的8位传输后，在第九位传输期间，插入一个应答位（acknowledge bit）。当总线主机读取数据时，总线主机以同样的方式确认收到数据字节。在写入信号的Ack与读取信号的NoAck后，数据传输被停止条件中止。在ISO15693/ISO18000-3模式的1 RF模式中，M24LR64-R是由13.56MHz载波的电磁波进行访问的，其传入的数据是由接收到的信号调幅进行解调的（ASK：幅移键控）。收到的ASK波是10％或100％调制的，采用1/256脉冲编码模式时，数据传输速率为1.6 kbits/s，或者采用1/4脉冲编码模式时，数据传输速率为26 kbits/s。

M24LR64-R的负载变化产生的传出数据采用曼彻斯特编码（Manchester coding），其有一个或两个频率在423 kHz~484 kHz之间的副载波频率。数据由M24LR64-R传送（6.6 kbits/s的低数据率模式和26kbit/s的高数据率模式）。M24LR64-R还支持速率为53kbits/s高数据传输率模式，其副载波频率为423kHz。M24LR64-R的射频功率和信号接口与ISO15693和ISO18000-3模式1建议一致。

M24LR64-R 主要特性

I2C接口

•两线I2C串行接口支持400kHz协议

•单电源电压：

- 1.8 V ~ 5.5 V

•字节和页写入（最多为4个字节）

•随机和顺序读出模式

•自定时编程周期

•自动地址递增

•增强的ESD/闩锁保护

非接触式接口

• ISO 15693和ISO18000-3模式1兼容

• 13.56MHz±7kHz载波频率

•传入标签时：10％或100％ASK调制，使用1/4（26kbits/s）或1/256（1.6 kbits/s）的脉冲位置编码

•从标签传出：负载调制采用曼彻斯特编码（Manchester coding），有 6.6kbits/s的低传输速率或26kbits/s的高传输速率两种模式，其副载波频率在423 kHz~484kHz之间。支持数据传输速率为53 kbits/s的快速命令。

•内部调谐电容：27.5pF

• 64位的唯一标识符（UID）

•读出块及书写（32位块）内存

• 64 kbits的EEPROM，分为：

- I2C模式下8192字节

- RF模式下的32位2048块

•写入时间

- I2C：5ms（最大值）

- 射频：5.75 ms包括内部验证时间

•超过100万的写周期

• RF模式时有多重密码保护

• I2C模式为单一密码保护

•超过40年的数据保持

•封装

- ECOPACK2（符合RoHS且无卤素）

M24LR64-R多组合参考设计

M24LR64-R多组参考设计描述和设置

M24LR64-R多组参考设计的推出可帮助用户提高其双接口EEPROM的存储器密度，将大限度地减少天线的尺寸与PCB上的I2C接口占位。

其基本原理是，在同一I2C总线（符合I2C规范的规定）上，并行连接几个M24LR64-R器件，且它们共享一个单个天线。

ANT5-M24LR的参考设计包括了四个并行的M24LR64-R器件，组成了256kbits的等效用户内存。等效调谐电容值是单个M24LR64-R器件的4倍。因此，无论天线是设计在PCB上或使用SMD电感，其天线比单一M24LR64-R器件的小4倍。

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