GDDR6接口通道需要特殊的设计考虑

GDDR6接口通道需要特殊的设计考虑

内存接口

控制器 BGA 封装依赖于倒装芯片球栅阵列 （FC-BGA） 封装，以实现更大的引脚密度和改善的供电寄生效应。实现更大的引脚密度，因为引脚可以排列在引脚间距低至 0.4 毫米的区域阵列中。

GDDR6 内存子系统使用单端信号以 16 到 20 Gbps 的高数据速率移动数据。高数据速率下的信号完整性受导体和电介质的材料特性影响。FC-BGA 和 PCB 中的介电材料吸收来自信号传输线的磁能并降低接收器处的信号强度。

信号损耗

信号损耗以分贝为单位，称为插入损耗。它可以简单地定义为接收端信号强度与发射端信号强度的比值。在设计 GDDR6 FC-BGA 时，需要通过减少通道长度和/或使用低损耗介电材料来最小化插入损耗。

在控制器封装中，可以在更小的封装中实现更小的通道长度。在 PCB 中，可以通过将 DRAM 封装尽可能靠近控制器封装来实现更小的通道长度。鉴于大多数汽车和消费类 PCB 系统的限制，通常可以将 PCB 通道限制在 30 毫米到 60 毫米之间。

低损耗介电材料可用于封装和 PCB。在封装的情况下，可以使用介电损耗低至 0.0044 的 Ajinomoto 积层膜 （ABF） 薄膜电介质。对于 PCB，可以使用介电损耗低至 0.002 的 Megtron6。使用低损耗材料是降低通道插入损耗的有效方法。

使用 Megtron6 等低损耗介电材料相对于标准 FR-4 介电材料的优势。对于在 PCB 上布线的 60 毫米通道，使用低损耗材料可将插入损耗降低 50% 以上，同时将通道长度从 60 毫米减少到 44 毫米。这对插入损耗有 10% 的改进。

趋肤效应

高速信号倾向于在导体表面传播。这种现象也称为趋肤效应。在 FC-BGA 封装中，导体和电介质之间的界面通常不是很光滑，并且表面粗糙度会导致更高数据速率传输下的信号插入损耗增加。

表面粗糙度用度量Ra量化，表示表面轮廓的算术平均值。最近的封装基板制造创新使得制造Ra低至 250 nm 的基板成为可能。

由于通孔短截线的存在，PCB 中的电镀通孔通孔设计会导致信号插入损耗显着下降。可能需要通过反钻或在 PCB 中使用盲孔或埋孔来移除通孔短截线。

串扰

在封装基板中，当同一层上的信号走线彼此非常靠近时，或者当穿过核心的信号过孔彼此非常靠近时，就会发生这种情况。增加“攻击者”信号和“受害者”信号之间的间距是显而易见的解决方案。

然而，如果没有充分规划信号、ASIC 芯片凸块、BGA 引脚和基板中的通孔的布局，这可能并不总是可行的。为了最大限度地减少过孔串扰，可能需要重新排列 BGA 引脚，以便在多个干扰信号和受干扰信号之间有一个接地或电源引脚（返回路径）。

细间距 BGA 封装可能会由于过孔彼此太近而产生额外的串扰。需要规划封装基板上的走线布线以管理布线密度，并且可能需要额外的布线层。

在 PCB 中，BGA 引脚下的通孔会增加显着的串扰。重新排列具有足够隔离和返回路径的 BGA 引脚有助于减少串扰。通孔可能需要反钻，以减少 BGA 封装下方过孔中的信号耦合。使用盲孔和埋孔也可能是减少串扰的一种选择。

结论

在本专栏中，我们讨论了与缓解 GDDR6 DRAM 实施将带来的挑战相关的几个设计注意事项和方法。特别是，保持信号完整性的重要性贯穿于整个接口通道。必须特别注意 GDDR6 内存接口的每个阶段，才能成功处理信号完整性问题。

版权声明：本文内容由网络用户投稿，版权归原作者所有，本站不拥有其著作权，亦不承担相应法律责任。如果您发现本站中有涉嫌抄袭或描述失实的内容，请联系我们jiasou666@gmail.com 处理，核实后本网站将在24小时内删除侵权内容。