基于FPGA和AD1836的I2S接口设计

基于FPGA和AD1836的I2S接口设计

引 言

I2S总线协议简介

(1)串行时钟BCLK，也叫位时钟，即对应于数字音频的每一位数据，BCLK都有一个脉冲。BCLK的频率=2×采样率×采样位数。

(2)帧时钟LRCLK，用于切换左右声道的数据。LRCLK为“1”表示正在传输的是右声道的数据，为“0”则表示正在传输的是左声道的数据。LRCLK的频率等于采样频率。

(3)串行数据SDATA，就是用二进制补码表示的音频数据。

有时为了使系统能够更好的同步，还需要另外传输一个信号MCLK，称为主时钟，也叫系统时钟，是采样频率的256倍或384倍。典型的I2S接口时序如图1所示，对于系统而言，产生BCLK和LRCLK信号的信号端是主设备。I2S的数据线用于串行数据，当LRCLK变化(也就是左右通道的数据切换)，在第二个BLCK处数据开始，按照高位在先低位在后的顺序进行传输。数据在BCLK的下降沿改变，在BCLK的上升沿进行数据的采样。因此，在BCLK的上升沿处数据必须是稳定的，接收端和发送端处理的有效数据的位数可以不同：如果接收端可处理的有效数据的位数多于发送端，将不足的数据位用0补足;反之，则将多余的数据位舍弃。

I2S接口硬件设计

基于FPGA的实现

逻辑模块设计

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