JESD204串行接口在高速ADC电路中的应用分析

JESD204串行接口在高速ADC电路中的应用分析

串行LVDS 的优势

就一个 16 位高速 ADC 而言，这就将采样频率限制到 62.5Msps。为了实现更高的采样频率，每个 ADC 通道可以采用两个或 4 个“线道”。使用两“线道”时，串行数据速率减半，奇数位和偶数位分开，进入两个串行数据流差分对。采用双“线道”模式时，16 位 125Msps ADC 将提供 1Gbps 的串行输出数据速率。LTC2195 串行 LVDS 系列多提供一种 4“线道”模式，允许低得多的 500Mbps 数据传输速率，在该模式时，每通道使用 4 个差分对，总共有 20 条线，其中包括差分帧和时钟对 （参见图 2）。这允许与较低价、较低速的 FPGA 连接。为了正确理解所需的数字输出线数量，再看一下采用并行 LVDS 输出的情况，这时每通道将需要 32 条线。今天，市面上已经有具双数据速率 （DDR） LVDS 输出的 ADC 了，这类 ADC 每通道仅需要 16 条线。使用这种器件，输出端的数据速率将是采样频率的两倍。诸如 LTC2185 等双通道 16 位 ADC 还提供可供选择的 DDR CMOS 输出，这将所需数据线的数量减少到每通道仅为 8 条。当考虑使用诸如 16 位 125Msps LTC2165 这类单通道高速 ADC 时，提供串行 LVDS 接口就不再有意义了，因为在所需数据线的数量上没有差别。DDR CMOS 采用 8 条并行输出线，而两“线道”串行 LVDS （由于采样率高于 62.5Msps，所以需要） 也采用 8 条线 （4 条线用于数据，4 条线用于数据时钟和帧时钟）。此外，串行 LVDS 增大了设备的功耗，这是便携式应用担忧的一个问题。

图 3：具串行 LVDS 输出的 14 位 / 12 位、25Msps 至 125Msps 四通道 / 双通道 ADC 系列

图 4：14 位、 80Msps 至 125Msps、 8 通道 ADC 提供直通式引出脚，以易于布设至 FPGA 的走线

图 5：凌力尔特的 PScope 数据转换器分析软件

JESD204 高速串行接口

与典型 6 线串行传输相比的优势

JESD204串行接口对于成本敏感型应用最有意义，在这类应用中，FPGA 引脚数量决定了设计的成本。医疗成像等多通道应用将从引脚数量减少中受益，因为易于布线并额外节省了空间。

结论

选择串行 LVDS 还是选择 JESD204 接口标准，将取决于 FPGA上 SerDes 端口的功耗要求和可用性。如果考虑到便携性，那么串行 LVDS 最适合采样率高达 125Msps、分辨率高达 16 位的多通道 ADC。

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