以FPGA系统为核心的1553B总线接口设计

以FPGA系统为核心的1553B总线接口设计

1 系统总体设计方案

基于FPGA的1553B总线接口设计

1.1 模拟收发部分电路设计

由于1553B总线上传输的是双极性的差分信号，主处理器不能直接接收来自总线上的数据，所以需要信号调制解调及电平转换电路。

1.2 总线接口的数字通信部分

2 核心模块功能分析

总线接口模块最主要的部分是FPGA实现的功能，其总体功能如图2所示。

FPGA中最重要的部分是发送器和接收器，现将这两部分的工作过程做简要分析。

2.1 数字发送器

（1）DSP将要发送的数据依次送到发送FIFO中进行存储，硬件将根据状态机运行情况产生FIFO读时钟读取数据并送到同步头产生器。

（2）根据要发送的是状态/命令字或数据字在同步头产生器中加上相应的同步头，若是状态/命令字则在有效数据前加上3个二进制位，先正后负，正负电平各占1.5bit ，数据字则相反。

（3）奇偶校验器通过将有效数据位的各位进行异或即可实现。

在数字发送部分控制状态机是保证时序的关键所在，状态机不仅控制发送FIFO的时钟，同时也有效地输出编码的触发信号。状态机的状态转移如图3所示。

2.2 数字接收器

（3）解码器在解码完一个数据后会产生接收FIFO的时钟信号，将数据送到接收FIFO中，当FIFO中达到可编程满设定的数据后便产生中断信号，通知DSP将数据读走。

3 功能仿真及试验结果分析

在总线接口模块中，曼彻斯特编解码是实现功能的核心部分，所以编码数据和解码数据是进行功能验证时观察的重点。为了观察曼彻斯特编解码是否正确，这里采用Xilinx的Chip Scope逻辑分析仪观察数据，serial_data是发送模块经过编码部分处理后的串行数据，rx_dword是接收模块中经过解码部分得到的16bit数据，对比这两个数据的波形是否满足曼彻斯特编码标准即可验证设计的准确性，用Chip Scope捕捉到的波形如图4所示。

从上面的波形图中可以看到，busy信号在编码的过程中一直为高电平，在编码结束后的一个编码时钟周期内为低电平。rx_dval信号在解码结束的一个解码时钟周期内为高电平，说明此时解码结束，接收到的数据rx_dword为5678，对比发送的数据和编码数据serial_data，说明编解码均正确。

在分析了1553B总线接口模块的功能后介绍了总线接口部分的FPGA系统设计，在搭建的平台上进行了功能验证，实验过程中获得的数据表明了论文中设计的接口模块的功能达到了预期目标要求。

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