使用XC9500 CPLD实现FPGA电路接口的方案设计

使用XC9500 CPLD实现FPGA电路接口的方案设计

概述

接口设计

VSPROM的设计

在VSPROM的设计中，使用XC9536PC44-10、XCV600BG432-6和一个8位的PROM（AT27C080）验证。

主设备串行配置时，Xilinx FPGA提供配置时钟（CCLK）。CCLK与VSPROM的时钟CLK_IN直接相连。Virtex和Spartan-Ⅱ支持的最大配置速率是60MHz，XC4000/Spartan系列支持的最大配置速率是8MHz。然而，实际的最大配置速率还应该考虑PROM的存取时间（TACC）和主设备串行输入的时间（TDSCK）。

主设备串行模式下PROM的频率=1/（TACC+TDSCK）。

TACC对于Virtex为5.0ns，对于XC4000/Spartan系列是20.0ns，PROM的TACC对于AT27C080是100ns。因此，对于Virtex设备最大频率为9.5MHz，对于XC4000/Spartan设备最大频率为8.3MHz。这就是说，Virtex设备的配置频率受PROM的限制，而XC4000/Spartan设备的配置频率受自己内部CCLK的限制。为了加快Virtex设备的配置速度，可以选择更快的PROM。在主设备串行模式下，FPGA在准备好接收配置数据之前会关闭CCLK，因此VSPROM的设计不用考虑其他问题。

从设备串行配置有专门的振荡电路提供配置时钟，速度比较快。振荡电路的时钟输出必须接FPGA的配置时钟（CCLK）和VSPROM的时钟（CLK_IN）。最大配置频率对于Virtex是66MHz，对于XC4000/Spartan系列是10MHz。同样，配置频率受到PROM的存取时间（TACC）和从设备串行输入时间（TDCC）的限制，计算方法同上。

表1 不同的EPROM所需的地址线

从设备串行模式下对XC4000或者Spartan系列FPGA进行配置时，必须考虑设备开始的顺序（这里讨论的顺序不适合Spartan-Ⅱ系列）。正如前面提及的，一旦INIT置高，设备能够接收配置数据之前需要有一个超时期，VSPROM接口必须能够在超时期达到之前封锁振荡电路的时钟输出。如果是Virtex或者Spartan-Ⅱ设备作为从设备，INIT置高后FPGA可以立即准备好接收配置数据，就不用考虑超时的问题。

在以上两种配置方式下，并行PROM的大小和数目由配置FPGA所要求的配置位的数目决定。PROM的大小由所需要的地址线数目决定。缺省情况下，VSPROM设计使用19根地址线，对应4MB的PROM。当需要更多的容量存储配置数据时，可以修改VSPROM源程序（VHDL或GENERIC）使其适应新的需求，详细情况参见表1。如果配置要求多于19根地址线，可以使用XC9572设计VSPROM。

FPGA配置期间发生错误时，INIT信号变成低电平，配置程序中止。所以VSPROM需要管理INIT，当INIT变低时，VSPROM需要复位并等待FPGA的复位后才能进行重新配置。简单的方法是可以在INIT变低时用VSPROM控制FPGA的PROGRAM变低，迫使FPGA清除自己的配置存储器，然后重试。或者可以将INIT接微控制器，在配置期间INIT变低时控制整个系统复位。

表2 两个PROM的地址译码

接口的扩展

多个FPGA可以直接级连，如图4所示。这种情况下对VSPROM没有特殊的要求。CCLK，INIT，DONE和PROG信号必须并联，前一个设备的DOUT信号连接下一个的DIN。

调试应用

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