基于GPM实现DDR2高速接口的应用设计和仿真

基于GPM实现DDR2高速接口的应用设计和仿真

1. IBM GPM模型结构

图1 IBM GPM物理结构框图

其中，C4是用于连接芯片与封装的焊球，Package VDD Supply是封装上芯片内核供电网络，Package VDD2 Supply是封装上的IO供电网络，而Package GND Supply是封装上GND网络，On-Chip VDD Bus， On-Chip VDD2 Bus， On-Chip Ground Bus则是芯片上相应供电网络。对图1所示各个部分建模，可以方便地得到GPM模型的电路结构（如图2）。

图2 GPM模型电路结构

GPM模型具体由以下几个部分组成：

1）芯片内部电源和地的电阻网络；

2）芯片内部电源/地网络，和布线层所产生的寄生电容；

4）封装信号线、过孔、焊球模型；

5）封装电源/地平面、过孔、焊球模型；

6）连接在模型提取窗口内的器件电流模型

综合考虑仿真速度与精度，作为局部仿真模型在90nm工艺下，一般芯片上提取窗口大小为800umX1200um。模型一般包含若干I/Os，信号线为有损传输线模型，信号线之间存在互感和互容，过孔、焊球等不连续性结构也采用RLC参数模型。

2. GPM模型的提取

GPM模型是一种基于SPICE的模型，由于门级仿真运算量即使可以抽取整个芯片的spice模型也无法完成仿真，因此在对芯片建模时只截取局部的信息，称作GPM 窗口（如图3）。根据芯片布局的实际情况，GPM窗口内可能会包含不同类型和数量的存储器、IO、DECAP等器件，建模的时候会根据全局线性预分析（基于快速线形分析工具）结果选取噪声最大的窗口进行分析，其往往集中于IO及翻转的逻辑最多，而DECAP最少含有大动态功耗器件的区域。

图3 GPM窗口

对于一般的逻辑电路，GPM模型使用一串反相器来模拟其翻转情况，而对于SRAM或者RA等IP核的模拟，GPM模型使用了已经建好的简化电流波形模拟这些IP核的翻转，IO则使用了实际的SPICE模型进行仿真。

3. GPM仿真流程

GPM模型的建模和仿真具体实现过程如图4所示。

图4 GPM模型建模和仿真流程

芯片布局开始制定时，GPM的建模可以和物理设计同步进行，在IO的输出端加载客户负载模型进行SSN仿真，可以得出芯片上此切片电路的电气数据（电压，电流，抖动等）依此对电源去耦方案及布局进一步进行优化调整直到满足设计要求。一旦布局确定，原来建立的GPM模型就可以交给客户用实际的PCB负载模型替换默认的负载，并结合实际的应用环境对IO的信号质量、SSN和时序进行仿真，其结果可以帮助客户在早期对系统的设计进行优化，使问题尽量被发现并在早期将其解决。

4. GPM模型在DDR2设计中的应用

4.1 IO buffer设置：

实际应用不同，创建GPM模型的拓扑结构也不一样，不同的IO buffer模型将直接影响仿真的结果。本文使用IBM的BSSTL18DDR2（单端）和BSSTL18DDR2DIFF（差分）IO buffer构造DDR2接口电路。

这两种buffer都是双向的，VDD操作电压为1.1-1.3V， VDD180为1.65-1.95V，通常为1.8V。MCDHALF可以选择驱动能力，当MCDHALF为“0”时，驱动为“Full”；当MCDHALF为“1”时，驱动为“Half”；MCTT0和MCTT1用来配置ODT，其真值表如表1所示：

表1 ODT控制信号设置

4.2 拓扑结构：

GPM模型能够精确地对芯片内部包括封装进行建模，也支持客户加入PCB上引入的实际负载信息，同时拓扑结构也很方便修改。图5中显示的就是DDR2在“读”操作和“写”操作时DQS（差分）和DQ（单端）的拓扑结构。

图5 GPM实际拓扑结构示意图

4.3 同步开关噪声（SSN）：

GPM模型可以很好地支持对同步开关噪声（SSN）进行分析，从而确定芯片布局时所加入的去耦电容是否足够，最终的分析结果可以用来指导芯片的布局，通过增加去耦电容的数量，减少IO和逻辑的密度等方法来满足芯片电源噪声的要求，同时可以联合PCB负载仿真得到板级去耦策略。

图6 VDD电压波形

图6是用GPM模型仿真得到的芯片VDD的波形。波形中50ns到60ns之间的一个电压低谷代表了IO同时开始翻转的时刻，而叠加在整个波形中的纹波则体现了GPM窗口中除IO以外的其余逻辑电路翻转对VDD的影响。在设计中需要保证最低电压不低于电路所需的最低电压，一般需满足15%的纹波限制，根据不同的电压域和IO类型，也会有所不同。

4.4 时序分析：

图7 有效时序窗口--Timing Window

表2 Vih/Vil的ac和dc值

通过配置不同读写模式，驱动能力和片上端接电阻对有效时序窗口大小的分析，我们可以得到关于时序最优的解决方案。表3是用GPM模型对这几种情况下分析的结果：

表3 各种情况下Timing Window

从表3可以看出，在“写”的情况下，驱动能力为“Half”，ODT为75ohm端接时，时序有效窗口最大，相应的建立时间和保持时间的裕量最大；在“读”的情况下，同是“Full”强驱动，打开ODT和关闭ODT也会有不同的效果，前者会更好。

5. 结论

1）本文通过实例介绍了基于GPM的DDR2高速接口的设计和仿真，接口信号完整性与封装结构、芯片布局、IO类型、板级走线、驱动负载紧密相关，我们可以通过系统应用的实际需求进行设计和仿真。

2）由于GPM的建模对设计文件的依赖性较少，所以在进行芯片布局的同时就可以开始进行模型的建立和分析，对芯片的布局设计提供了很好的指导，并成为芯片电源噪声的签收标准之一。

3）GPM可以导入客户的PCB互联模型，用于对IO的时序和信号完整性进行分析。模型中包含了电源网络的信息，仿真得到的结果也包含了SSN的信息，更加接近实际的应用环境。可以用于能指导ASIC的设计团队完成IO的时序收敛，客户PCB的系统设计。

4）GPM模型中IO的模型采用IBM自行研发的IO buffer的SPICE模型，对各种高速接口（如DDR2）的建模与仿真，可以达到非常高的精度。同时，GPM 仿真可以在设计初期对芯片、封装和板级设计提供指导，从而极大的减少整个系统设计和验证的周期。

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