Zynq器件三种主要类型的存储控制接口解析

Zynq器件三种主要类型的存储控制接口解析

基于Zynq器件的嵌入式开发时，我们不可避免地需要规划设计使用什么样类型和多大地内存与FLASH，本文就ZYNQ器件的存储控制器作一个抛砖引玉的描述，以期大家对它有个基本了解，如有不当或需要补充之处欢迎大家发言指出。

① DDR控制器，主要特性如下：

·支持DDR3、DDR2、LPDDR2；

·支持位宽为16比特或32比特，位宽为16比特时支持ECC。

·使用多达73个PS专用引脚。

·模块支持：32比特位宽：4 x 8b， 2 x 16b， 1 x 32b

16比特位宽：2 x 8b， 1x 16b

·1.5v的DDR3最大速率支持到533 MHz（DDR1333）

·1.8v的DDR2最大速率支持到400 MHz（DDR800）

·1.2v的LPDDR2最大速率支持到400 MHz（DDR800）

·不支持DIMM

DDR控制器的框图如下：

主要包括三部分：

·DDRController Interface （DDRI），负责各个端口的读写请求和仲裁。

·DDR Controller Core （DDRC），负责对读写交易进行调度和排队。

·DDRController PHY （DDRP），物理层，直接和DDR3，DDR2，LPDDR2器件通信。

·100 MHz32-bit APB 3.0接口支持各种操作，如读，写，搽除等操作。

·100 MHz32-bit AXI读接口时地址线性映射。

·读操作时支持x1， x2 和x4速度。

·写操作时支持x1和x4速度。

·支持最大容量为128Mb的Quad‐SPI器件。

·支持两个Quad‐SPI器件并行使用。

Quad‐SPI控制器是系统外设互连（IOP）的一部分，如下图示可以支持一到两个QSPI FLASH：

注意当使用一个Quad‐SPI器件时，只能使用QSPI0，使用两个Quad‐SPI器件时，要保证器件是同样的（生产商和通信协议）。

Quad‐SPI控制器的框图如下：

NANDFlash控制器主要特性如下：

·支持8比特或16比特的数据宽度。

·16-word的读和写FIFO

·8-word的命令FIFO

·可编程的I/O周期时序

·ECC功能

·异步存储器操作模式

Parallel SRAM/NOR控制器主要特性如下：

·8比特数据宽度，支持最大25个地址线。

·2个片选信号（24位地址模式）

·16-word的读和写FIFO

·8-word的命令FIFO

·可编程的I/O周期时序，两个片选信号可分别设置

·异步存储器操作模式

系统总线可以访问到静态存储控制器SMC，但SMC的控制寄存器只能提过APB接口访问，如下图示：

静态存储控制器（SMC）的框图如下：

最后给出Zynq器件的存储地址分配表：

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