FPGA+DSP的高速通信接口设计与实现

FPGA+DSP的高速通信接口设计与实现

1 TS101和TS201的链路口分析与比较

2 FPGA与DSP的链路口通信

2.1 链路口通信协议分析

TS101的链路口共有11根引脚，通过8根数据线（LxDAT[7..0]，这里x可以是0、1、2或3，代表TS101或TS201的0号-3号链路口中的一个，以下同）进行数据传输，并采用3根控制线（LxCLKOUT、LxCLKIN、LxDIR）来控制数据传输时钟、通信的握于和数据传输方向。其中LxDIR为通知链路口当前工作状态是接收或发送的输出引脚，可悬空不用。TS201的链路口共24根引脚，接收和发送各12根引脚，通过LVDS形式的数据线（LxDAT_P/N[3..0]）和时钟线（LxCLK_P/N）进行数据传输，并采用LxACK和LxBCMP#（‘#’代表信号低有效）来通知接收准备好和数据块传输结束。

采用FPGA与DSP通过链路口通信的关键是令双方通信的握手信号达成协议，促使数据传输的进行。实际上，如果考虑TS201的LVDS信号形式已经被转换完毕，则TS101和TS201链路口传输的数据形式是一样的，都是时钟双沿触发的DDR数据，并且每次传输的数据个数都是4个长字（即128bit）的整数倍。鉴于以上两种芯片链路口数据的共同点，所以采用FPGA与两类芯片通信时，接收和发送的数据缓存部分的设计应该是很相近的，只是通信握手信号部分的设计应当分别加以考虑。下面分别给予介绍。

2.2 基于FPGA的TS101链路口设计

（3） 发送部分：与接收部分类似，也南编码和缓存两部分组成，相应的设计基本相同，这里不作过多介绍。由于DSP链路口每次传输数据个数的最小单位是4个32位字，即8个链路时钟周期，所以发送时钟廊该每8个时钟周期一组，以凑够128bit，避免传输错误，其中多余无效的数据DSP可以自行舍去。发送部分采用DSP外部中断方式而不是链路口中断方式通知DSP接收数据。

2.3 基于FPGA的TS201链路口设计

图4给出了FPGA与TS201进行链路口通信的设计框图。由于TS201的握手信号较多，所以相对TS101的链路口设计容易些。本设计FPGA时钟50MHz，TS101核时钟500MHz，链路口时钟为DSP核时钟的4分频，采用4bit方式，单向实际数据传输速率为125MBps。

TS201链路口的收发机制非常相似，本文仅给出发送数据时序图，如图5所示。L1_IRQ是FPGA发给DSP的外部中断，用来通知DSP收数据；L1_ACKI是DSP的接收准备好信号；R_BUF_EN是读发送缓存使能信号；链路口时钟L1_CLKOUT是以读缓存时钟R_CLK下降沿的二次分频，对应从缓存中读出的4bit链路口数据L1_DA-To。注意这里读缓存及时钟分频时会有纳秒级的延迟。

3 DSP的相应设置

TS101和TS201的链路口都配置了控制寄存器（LCTLX）和状态奇存器（LSTATx）两组寄存器。LCTLx用来控制链路口的传输，LSTATx用来通知链路口的工作状态。TS101链路口时钟频率可以是核时钟的8、4、3或2分频，通过设置LCTLx中的SPD位米完成，本文设计将SPD位置000，即为核时钟8分频。由于TS201的接收发送通道独立，所以其控制寄存器分为接收控制寄存器（LRCTLx）和发送控制寄存器（LTCTLx）。TS101链路口发送时钟频率可以与核时钟相同或为其4、2、1.5分频，通过设置LTCTLx中SPD位来完成。本文设计将SPD位置100，即为核时钟4分频，并将LRCTLx/LTCTLx中（接TDSIZE位置1，设置成4bit传输方式。如果BCMP#信号悬空，注意一定要将LRCTLx巾RBCMPE位置0。

有两种方法启动DSP的链路口DMA传输：利用链路中断和利用DSP的四个外部中断（IRQ0-IRQ3）。两种中断方式都需要在中断服务程序中对DMA的TCB寄存器进行配置来启动链路口的接收DMA通道。鉴于外部中断的优先级高于链路口中断，可以避免数据丢失，本文设计的通信方式均以外部中断方式通知DSP接收数据。在DMA的TCB寄存器配置过程中，为了保证程序不被其他中断打断，可以在中断服务程序开始时就把所有其他中断屏蔽掉，存中断服务程序返回之前再把屏蔽掉的中断位还原。

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