使用RapidIO技术搭建可重构信号处理平台

使用RapidIO技术搭建可重构信号处理平台

LINK口是一种源同步接口，可以达到很高的传输速度。但是，由于LINK口是基于电路交换的接口，连接的双方独占一条通路，LINK口一旦在硬件上连接起来，系统中的DSP网络拓扑就固定不变了。由于信号处理算法的多样性，系统中数据流的方向也很不确定，固定的DSP拓扑网络只能针对一定的算法达到最优，当数据流方向改变较大时，同样的信号处理平台的传输效率就会大大降低。这时，如果能够重新调整DSP网络的拓扑结构，会大大提高平台的性能。

1 RapidIO技术

2 系统结构设计

2.1 板卡内DSP的连接结构

DSP板是信号处理系统中最基本的组成模块，它的结构固定不变。本文选择ADI公司的TS201系列芯片。每块TS201芯片带有4个高速LINK口，其中3个LINK口用于板卡内DSP之间的连接，1个LINK口用来通过FPGA进行协议转换，转成串行RapidIO接口，实现与其他板卡之间的连接。板卡上共采用6块TS201芯片，其拓扑结构如图1所示。图中虚线部分表示DSP芯片之间的LINK口连接，实线部分表示DSP与FPGA的LINK口连接。

这种拓扑结构能够达到板卡内DSP之间较高的传输速度，因为每个DSP直接或最多经过一次中转就能与板上任意其他的DSP进行通信。

2.2 板卡间DSP的连接结构

重构DSP网络拓扑的过程在传统的信号处理平台中是很难实现的。在多数情况下，由于DSP拓扑结构不够灵活，算法设计者受限于固定的DSP拓扑结构，只能降低系统的使用效率，从而使大量的DSP资源闲置，降低了系统的处理能力。而在这种新的信号处理平台架构中，用户只需要通过软件界面设置路由信息即可完成整个平台结构的改变，系统不会因为算法的改变而降低使用效率。

2.3 FPGA内部的逻辑设计

在每次启动RapidIO数据发送操作之前，配置寄存器模块会根据不同的DSP号将对应的路由信息输入给RapidIO的IP核。RapidIO的IP核负责将输入的路由信息和数据一起打包并发送出去。

在RapidIO的数据接收端，当RapidIO核接收到数据时，首先检查数据包包头中的目标板ID号信息。如果目标板ID号与本地的ID号一致，说明数据包是发往这个板卡的，然后RapidIO核将接收到的数据和DSP地址信息传递给数据分发状态机，由数据分发状态机根据地址信息将数据分发到对应的FIFO中。最后，由LINK口发送模块将数据传给目标DSP。

这种将不同的信号相互交织在不同时间段内，沿着同一个信道传输，在接收端再用某种方法将各个时间段内不同的信号提取出来的方式，类似于通信中的时分复用的机制。

2.4 功能仿真

在仿真过程中，最关键的部分是验证rapidIO核的逻辑功能。Altera公司提供的rapidIO IP核的逻辑层接口符合avalon总线的接口时序[4]（avalon总线是由Altera公司提出，用于在基于FPGA的片上系统中连接片内处理器和片内外设的总线结构）。对rapidIO核的控制可以参照avalon规范[5]。

2.5 缺陷及解决方案

在系统中，每路LINK口实现300 MB/s的带宽，如果6路LINK口同时发送数据，总带宽将达到14 Gb/s，已经超出了RapidIO的IP核所能支持的最大带宽。这时，RapidIO链路将成为数据传输的瓶颈，从而造成DSP的传输速率降低。另外，当少于3个DSP发送数据时，又会造成RapidIO链路的浪费。这像大城市中的交通一样，在上下班高峰时道路会拥堵，在其他时间，道路又畅通无阻。生活中，很多人会避免上下班高峰时期出行。类似地，在使用此系统时，应该尽量避免在一块DSP板卡上同时发送6个DSP的数据到其他板卡。

本文提出了一种利用RapidIO技术搭建的可重构的信号处理平台，并简要介绍了其逻辑功能的实现。该平台的最大优势就是系统的可重构性。使用这样的信号处理平台，DSP工程师可以根据不同算法的数据流向重新搭建出更加优化的DSP网络拓扑结构，从而提高数据的传输效率。总之，可重构的信号处理平台能够灵活地改变系统中DSP网络的拓扑结构以适应各种数据流向的应用，为用户和国家节省大量的设备购买费用和研发时间。

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