基于FPGA的DDR3用户接口设计技术详解

基于FPGA的DDR3用户接口设计技术详解

图1 系统背景框图

在这里我们主要讨论DDR3的控制，提取感兴趣的模块可以得到简化的框图：

图2 DDR3用户接口设计整体框图

三、MIG时序要求 Xilinx MIG v3.7 IP核的一般写命令操作时序[7]如下图所示：

图3 MIG用户接口的时序要求（突发长度为8）

由以上时序图可以得到连续写命令的控制要点： 1、 当app_rdy（DDR3核准备好信号）和app_en（DDR3核使能信号）同时拉高的时候， 写命令和写地址有效。 2、 当app_wdf_rdy（DDR3写FIFO准备好信号）和app_wdf_en（DDR3写FIFO使能信 号）同时拉高的时候，写入数据有效。 3、 突发长度为8时每两个控制周期对应一组突发数据，则每写入两个数据就要给出一个 app_wdf_end（帧尾信号）。 4、 写命令与写数据的操作时序要在两个时钟周期以内。

四、用户接口设计及时序分析 由上面MIG操作时序要求提出基于等待的写命令写数据同时发送机制。这种方式有一个好处：数据基本不会留在DDR3的FIFO里面，这样，就不用考虑app_wdf_rdy会拉低的情况，方便了写数据的操作，提高了时钟利用率。其基本思路如下图所示：

图4 基于MIG的用户接口设计基本框图

由上图设计的状态机所得的时序如下图所示:

图5 用户设计时序图

时刻②检测到ADFIFO非空，于是读使能拉高，下一个状态为写数据状态。

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