你了解ADC吗?模数转换器(ADC)不同类型数字输出深解

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基本知识

关于CMOS，我们所需要了解的

图1. 带阻尼电阻的CMOS输出驱动器。

阻尼电阻和容性负载的时间常数应小于输出数据速率周期的大约10%。例如，如果使用采样速率为80 MSPS的ADC，各CMOS输出端的容性负载为10 pF，则时间常数应为12.5 ns的大约10%，即1.25 ns。因此，阻尼电阻R可以设置为100Ω，这个阻值很容易获得，并且满足时间常数条件。选择更大的R值可能会降低输出数据建立时间性能，并干扰接收器端正常的数据捕捉。ADC CMOS输出端的容性负载只能是单门负载，无论如何都不应直接连接到高噪声数据总线。要连接到数据总线，应使用一个中间缓冲寄存器，从而将ADC CMOS输出端的负载降至最低。随着CMOS输出的数据速率提高，瞬态电流也会增大，导致更高的功耗。CML的优点是：因为数据的串行化，所以对于给定的分辨率，它需要的输出对数少于LVDS和CMOS驱动器。JESD204B接口规范所说明的CML驱动器还有一个额外的优势，因为当采样速率提高并提升输出线路速率时，该规范要求降低峰峰值电压水平。

LVDS和CML

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